Le transistor ionisation par impact (I-MOS) est une nouvelle architecture pr sentant l'avantage de s'affranchir de la barri re des 60mV/dec temp rature ambiante, qui limite la pente sous le seuil de l'architecture MOSFET classique. Le I-MOS se pr sente comme une diode PiN dont la zone intrins que est partiellement recouverte par une grille. L'objectif de cette th se est d' valuer les performances du I-MOS comme candidat potentiel l'apr s CMOS, la fois du point de vue du dispositif unitaire et dans un environnement circuit. Nous avons fabriqu nos dispositifs sur substrats SOI et GeOI et propos un proc d innovant de r alisation du I-MOS. Les dispositifs r alis s ont t test s lectriquement afin de v rifier les propri t s fondamentales du I-MOS (2mV/dec mesur s...) et de comparer les performances du I-MOS avec celles des MOSFET co-int gr s. Le fonctionnement des I-MOS en mode tunnel bande bande a aussi t observ . Nous avons galement d velopp un mod le analytique pour le I-MOS qui d crit correctement le fonctionnement lectrique du dispositif. Ce mod le a ensuite t int gr dans un environnement SPICE pour r aliser des simulations de circuits base de I-MOS.