Ce m moire traite de la fiabilit des composants MOS et des oxydes SiO2 ultra-minces. Le courant de fuite dans l'oxyde d aux contraintes lectriques est mod lis par un effet tunnel assist par d fauts, le claquage mou (soft-breakdown) par un amincissement local de l'oxyde et les fuites basse tension comme un effet tunnel via des tats d'interface. Les d gradations suivent une loi d'acc l ration en VG et la probabilit de cr ation de d fauts est obtenue en fonction de l' nergie des porteurs. Puis la fiabilit du transistor lors de stress AC en porteurs chauds a t tudi e. L'estimation quasi- statique de la dur e de vie est appliqu e au cas du transistor de passage et ses limitations sont point es en cas de relaxation. Pour le proc d , on a analys les d g ts dans le volume du semi-conducteur et les courants de fuite induits par une implantation ionique haute nergie. Une m thodologie optimis e de d tection des d fauts latents dus au Wafer Charging utilisant des injections br ves de porteurs chauds est d crite. Enfin, nous avons identifi par DLTS deux d fauts li s une contamination au Fer dans le Silicium (paire Fe-B et Fer interstitiel).