L' volution des technologies des semi-conducteurs vers des g om tries de plus en plus fines permet un accroissement des performances et des fonctionnalit s par puce. L'objectif de ce travail est de concevoir une machine d' tats en technologie CMOS 0.35 m on exploitant un style de circuit logiques synchronis C2MOS. Donc le noyau du circuit est le latch C2MOS qui construire un registre dynamique ing nieux, bas sur le concept ma tre esclave. La logique C2MOS combine la conception de logique statique avec la synchronisation r alis e en employant des signaux d'horloge; cette logique utilis pour diminuer la complexit , augmenter la vitesse, et une dissipation inf rieure de puissance. L'id e fondamentale derri re la logique dynamique est d'utiliser l'entr e capacitive du transistor MOSFET pour stocker une charge et pour se rappeler ainsi un niveau logique pour l'usage plus tard. La forte partie des potentialit s dans le cadre de ce travail est l'utilisation plateforme CAO Cadence Virtuoso pour concevoir un circuit de machine d' tats et leur full custom layout basant sur flot de conception.