Rosnąca zlożonośc projekt w VLSI i technologii procesowych IC zwiększa niedopasowanie pomiędzy projektowaniem a produkcją. Podobieństwo pomiędzy ukladem wykonanym na waflu a ukladem zaprojektowanym w narzędziu do projektowania staje się coraz slabsze. R żnice w procesie, wady produkcyjne, itp. tworzą nowe wąskie gardla kosztowe (czas realizacji, wydajnośc), gdy wchodzimy w erę VLSI w skali nanometrycznej. Motywuje to badania mające na celu zwiększenie przewidywalności i wydajności produkcji VLSI, jak r wnież technologii projektowania środk w do przezwyciężania zmienności procesu i blęd w litograficznych. CMP i inne etapy produkcji w glębokiej submikronowej skali VLSI mają r żny wplyw na urządzenie i funkcje polączeń, w zależności od lokalnej charakterystyki ukladu. W celu poprawy produkcyjności i przewidywalności dzialania oraz ujednolicenia ukladu pod względem określonych kryteri w gęstości, wprowadza się do ukladu geometrię "dummy fill". Full chip dummy fill jest procesem iteracyjnym, czasochlonnym i zwiększającym rozmiar GDS.