Este livro propõe a conceção e a arquitetura do filtro de desbloqueio (DBF) que remove os artefactos de bloqueio na nova codificação de vídeo de alta eficiência (HEVC) emergente. O DBF do HEVC utiliza dois tipos de filtro, o normal e o forte. A arquitetura de ambos os modos de filtragem é proposta neste livro. As memórias distribuídas e os dois caminhos de dados aumentam o paralelismo e tornam a arquitetura mais eficiente. A arquitetura proposta foi inicialmente implementada em MATLAB 2013(R), depois descrita usando Verilog em MODELSIM 10.2c(R) e, finalmente, foi sintetizada em Xilinx ISE Design Suite 14.5(R). A arquitetura proposta é descrita em Verilog e implementada em FPGA. A arquitetura pode ser executada em tempo real para computar vídeo 4k UHD a 30 fps, utilizando 46,65 milhões de clocks. A contagem total de portas equivalentes da arquitetura proposta é de 11,4K para a implementação na placa Virtex-4 e de 46K para a placa Virtex-5.